多功能数字钟毕业设计报告 本文关键词：多功能，毕业设计，报告，数字钟
多功能数字钟毕业设计报告 本文简介：江海学院毕业设计第一章多功能数字钟的概述1.1应用背景21世纪，我们将进入信息时代，在新技术和市场需求的共同作用下电子技术及其产业必将有高速的发展；电子技术分为数电电路和模拟电路，数电研究数字信号，比如像逻辑门等等，模拟电路主要讲的是各种功率放大电路等。数字钟从原理上讲是一种典型的数字电路，其中包括
多功能数字钟毕业设计报告 本文内容：
江海学院毕业设计
第一章
多功能数字钟的概述
1.1应用背景
21世纪，我们将进入信息时代，在新技术和市场需求的共同作用下电子技术及其产业必将有高速的发展；电子技术分为数电电路和模拟电路，数电研究数字信号，比如像逻辑门等等，模拟电路主要讲的是各种功率放大电路等。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。数字钟适用于自动打铃、自动广播，也适用于节电、节水及自动控制多路电器设备。它是由数子钟电路、定时电路、放大执行电路、电源电路组成。为了简化电路结构，数字钟电路与定时电路之间的连接采用直接译码技术。具有电路结构简单、动作可靠、使用寿命长、更改设定时间容易、制造成本低等优点。
数字钟的技术实现时、分、秒计时的钟表。与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，已得到广泛的使用。数字钟的设计方法
有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以利用单片机来实现电子钟
等等。这些方法都各有其特点，其中利用单片机实现的电子钟具有编程灵活，以便于功能的扩展。
数字钟广泛用于个人家庭,车站,码头办公室等公共场所,成为人们日常生活中不可少的必需品,由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度,远远超过老式钟表,钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义，深受人们欢迎。
因此，我们此次设计与制作数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.
1.2数字钟的功能
近年来随着计算机在社会领域的渗透和大规模集成电路的发展，数字钟的应用越来越普及了，并且由于它具有功能强，体积小，功耗低，价格便宜，工作可靠，使用方便等特点，使数字钟的技术在电子和一些自动化行业中应用也越来越广泛了。
常见多功能数字钟功能包括：
(一)基本功能：1.计时要12翻1，分，秒60进制。2.准确计时，以数字形式显示时分秒的时间。3.校正时间。
(二)扩展功能：1.定时控制。2.仿广播电台报时功能。3.自动整点报时。4.触摸整点报时。
(三)音乐功能：到点会自动报时，有音乐享受。
多功能数字钟灵活多用，更加适应21世纪人们的需求。本次的任务就是要做一个基于数字电子技术的多功能数字钟。
1.3设计要求
本次毕业设计任务是要实现24小时的时钟显示，以及校准、整点报时等功能。
具体要求：
（1）产生1HZ的脉冲
（2）显示功能：具有“时”、“分”、“秒”的数字显示（“时”从0~23，分0~59，秒0~59）。
（3）校时功能：当刚接通电源或数字时钟有偏差时，可以通过手动的方式去校时。
（4）整点报时：当时钟计时到整点时，能进行整点报时。
第二章
总体电路原理与分析
2.1系统原理说明
由振荡器输出稳定的高频脉冲信号作为时间基准，秒计数器满60向分计数器进位，分计数器满60向小时计数器进位，小时计数器按“24翻1”规律计数，计数器经译码器送到显示器；计数出现误差可用校时电路进行校时、校分、校秒。数字钟系统的结构框图如图1所示。
可扩展部分：使数字钟具有可整点报时与定时闹钟的功能。
时显示器
分显示器
秒显示器
时译码器
分译码器
秒译码器
时计数器
分计数器
秒计数器
校时电路
振荡器
分频器
定时闹钟
音
乐
整点报时
主体部分
扩展
部分
图1
数字钟系统功能框图
2.2
实现功能
（1）计时功能。数字时钟工作于计时状态，电路中的秒计时电路、分计时电路以及小时计时电路分别对秒脉冲、分脉冲和小时脉冲进行计数。计数结果经数码管显示计时时间值。
（2）校时功能。数字时钟工作于校时状态。可以选择对“小时”、“分钟”和“秒钟”进行校时。校时时通过手动输入校时时间。
（3）整点报时功能。整点译码电路通过识别整点时间，产生整点报时信号。当前时间为零点时，会产生整点报时，此时探针会亮，蜂鸣器会响。
（4）闹钟报时功能(可选)。通过校时功能将“小时”、“分钟”和“秒钟”设定在某一时间点，然后重新校时，调整到设定点以前的某一时间，当时钟到达设定点时，信号灯会亮，并且蜂鸣器会响。
第三章
方案的选择与设计
3.1秒脉冲产生电路方案
方案一：由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源。
555与RC振荡电路如图1所示
图1
555与RC组成的多谐振荡器图
方案二:振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。石英晶体振荡器的作用是产生时间标准信号。因此，一般采用石英晶体振荡器经过分频得到这一时间脉冲信号。石英晶体振荡电路如图2所示
图2
石英晶体振荡器图
方案三：由集成逻辑门与RC组成的时钟源振荡器如图3所示。
图3
门电路组成的多谐振荡器图
用555组成的脉冲产生电路:
R1=47kΩ，R2=47kΩ，C=10μF
，则555所产生的脉冲的为:f=1/[(R1+2*R2)CLn2=1Hz,而设计要求为1Hz,在精度要求不是很高的时候可以使用。
石英晶体振荡电路:采用的32768晶体振荡电路,其频率为32768Hz,然后再经过15分频电路可得到标准的1Hz的脉冲输出.R的阻值,对于TTL门电路通常在0.7～2KΩ之间;对于CMOS门则常在10～100MΩ之间。
由门电路组成的多谐振荡器的振荡周期不仅与时间常数RC有关，而且还取决于门电路的阈值电压VTH，由于VTH容易受到温度、电源电压及干扰的影响，因此频率稳定性较差，只能用于对频率稳定性要求不高的场合。
选择理由：ne555的优点
1.只需简单的电阻器、电容器，即可完成特定的振荡延时作用。其延时范围极广，可由几微秒至几小时之久。
2.它的操作电源范围极大，可与TTL，CMOS等逻辑电路配合，也就是它的输出电平及输入触发电平，均能与这些系列逻辑电路的高、低电平匹配。
3.其输出端的供给电流大，可直接推动多种自动控制的负载。
4.它的计时精确度高、温度稳定度佳，且价格便宜。
综上分析，选择方案一，555与RC组成的振荡电路较简单，易调节，成本较低。
3.2
校时电路方案
数字钟启动后,每当数字钟显示与实际时间不符,需要根据标准时间进行校时。校“秒”时，采用等待校时。校“分”、“时”的原理比较简单，采用加速校时。
对校时电路的要求是：
1、在小时校正时不影响分和秒的正常计数
。
2、在分校正时不影响秒和小时的正常计数
。
方案一：当刚接通电源或时钟走时出现误差时，都需要进行时间的校准。校时是数字钟应具有的基本功能，一般电子钟都有时、分、秒校时功能。为使电路简单，这里只进行分和小时的校准。校时可采用快校时和慢校时两种方式。校时脉冲采用秒脉冲，则为快校时；如果校时脉冲由单次脉冲产生器提供则为慢校时。图4中C1、
C2用于消除抖动。
至时个位计数器
至分个位计数器
分十位进位脉冲
秒十位进位脉冲
3.3KW
3.3KW
C2
S2
C1
S1
C1=C2=0.01mF
+5V
校时脉冲
图4方案一校时电路
方案二：通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。图5所示为所设计的校时电路。
图
5
方案二校正电路图
方案三：校准电路由基本RS触发器和“与”门组成，基本RS触发器的功能是产生单脉冲，主要作用是起防抖动作用。未拨动开关K时，“与非”门G2的一个输入端接地，基本RS触发器处于“1”状态，这是数字钟正常工作，“分”进位脉冲能进入“分”计数器。拨动开关K时，“与非”门G1的一个输入端接地，于是基本RS触发器转为“0”状态。秒状态可以直接进入“分”计数器，而“分”进位脉冲被阻止进入，因而能较快地校准分计数器的计数值。校准后，将校正开关恢复原位，数字钟继续进行正常计时工作。电路图如图6所示:
图
6
方案三校正电路
方案四：校时电路仅由2个单刀双掷开关所构成电路图如图7所示:
图7单刀双掷开关电路
选择理由：综上分析，选择方案四，用开关组成的校时电路较简单，易调节，成本低
3.3电路图及设计
3.3.1基于NE555的秒方波发生器的设计
用NE555芯片以及外围电路搭建成一个多谐振荡器，通过设计外围电路的参数输出方波频率为1Hz，故称为秒方波发生器。由于脉冲的占空比对系统的影响不大，故把占空比设计为1/3。输出方波用作计数器及D触发器的clk信号。NE555定时器引脚图如图8所示，脉冲频率公式：
f=1／（R1+2R2）C㏑2
图8
NE555的引脚图
GND:
Pin
1
(接地)
-地线(或共同接地)
，通常被连接到电路共同接地。
TRIGGER:
Pin
2
(触发点)
-这个脚位是触发NE555使其启动它的时间周期。触发信号上缘电压须大于2/3
VCC，下缘须低于1/3
VCC
。
OUTPUT:
Pin
3
(输出)
-当时间周期开始555的输出脚位，移至比电源电压少1.7伏的高电位。周期的结束输出回到O伏左右的低电位。于高电位时的最大输出电流大约200
mA
。
RESET:
Pin
4
(重置)
-一个低逻辑电位送至这个脚位时会重置定时器和使输出回到一个低电位。它通常被接到正电源或忽略不用。
CONTROL
VOLTAGE:
Pin
5
(控制)
-这个接脚准许由外部电压改变触发和闸限电压。当计时器经营在稳定或振荡的运作方式下,这输入能用来改变或调整输出频率。
Threshold:
Pin
6
(重置锁定)
-
Pin
6重置锁定并使输出呈低态。当这个接脚的电压从1/3
VCC电压以下移至2/3
VCC以上时启动这个动作。
Discharge:
Pin
7
(放电)
-这个接脚和主要的输出接脚有相同的电流输出能力，当输出为ON时为LOW，对地为低阻抗，当输出为OFF时为HIGH，对地为高阻抗。
VCC:
Pin
8
(V
+)
-这是555
IC的正电源电压端。供应电压的范围是+4.5伏特(最小值)至+16伏特(最大值)。
选择R1=47K，R2=47K，RV1=2K，C=10μF，形成电路图如图9所示：
图9秒脉冲发生器
如图所示GND接地线、VCC是电源、Discharge放电、OUTPUT输出、Threshold清零锁定、RESET负责清零、TRIGGER触发点、CONTROL
VOLTAGE控制
3.3.2基于74ls160的24/60进制计数器的设计
图10
74ls160的引脚图
74160的引线如图11所示：
图11
74160的引线图
表1
74ls160的功能表
CLK
CLR′
LOAD′
ENP
ENT
工作状态
×
↑
×
×
↑
0
1
1
1
1
×
0
1
1
1
×
×
×
×
0
1
×
0
1
1
置零
预置数
保持
保持（但C=0）
计数
表1的主要功能为：
异步清除：当CLR′=0时，无论有无CLK，计数器立即清零，QD-QA均为0，称为异步清除。
同步预置：当LOAD′=0时，在时钟脉冲上升沿的作用下，QD=D，QC=C，QB=B，QA=A。
当使能端ENP=ENT=1时，计数器计数。
锁存：当使能端ENP=0或ENT=0时，计数器禁止计数，为锁存状态。
时计数器应为60进制计数器，采用一片74LS20与一片74LS160集成电路利用置零法来实现。当时计数器输出的第60个进位信号时，时计数器应该复位，计数由59回到0即完成一个计数周期。电路如图12所示：
图12
采用同步置数法设计60进制计数器
时计数器应为二十四进制计数器，采用一片74LS20与一片74LS160集成电路利用置零法来实现。当时计数器输出的第24个进位信号时，时计数器应该复位，计数由23回到0即完成一个计数周期。电路如图13所示：
图13
采用同步置数法设计24进制计数器
3.3.3译码驱动及显示单元电路
译码电路的功能是将“秒”、“分”、“时”计数器的输出代码进行翻译，变成相应的数字。用于驱动LED七段数码管的译码器常用的有74LS48。74LS48是BCD-7段译码器/驱动器，其输出是OC门输出且低电平有效，专用于驱动LED七段共阴极显示数码管。如图14所示。若将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。
图
14译码及驱动显示电路图
3.3.4整点报时电路
整点报时电路的功能要求是：每当数字钟计时快要到整点时发出声响。但为了简单，用发光二极管替代喇叭，到分钟显示到59分时，二极管就会亮。
当时间在59分时，产生报时控制信号。报时电路可选74LS20来构成。74LS20为4输入与非门。
如图15就是一种由整点报时电路。
图15
整点报时电路
3.3.5校时电路
当刚接通电源或时钟走时出现误差时，都需要进行时间的校准。校时是数字钟应具有的基本功能，一般电子钟都有时、分、秒校时功能。为使电路简单，本次设计采用了两个单刀双掷开关电路，所以这里只进行分和小时的校准。对于单刀双掷开关电路如例1所示：
图16所示是一种实观时、分、秒校准的参考电路。开关K1、K2、K3分别作为时、分、秒校准的控制开关。当K1、K2闭合，K3接G3门的输入端时，G1~G3门的输出均为1，G4门输出为0，G5门输出为1，秒信号经G6门送至秒个位计数器的输入端，计时器进行正常计时。
(1)
时校准：当开关K
l打开，K2闭合，K3接G3门的输入端时，G1门开启，G2门关闭，秒信号直接经G6和G1门送至时个位计数器．从而使时显示器每秒钟进一个数字，以实现快速的时校准，校准后将K1重新闭合。
图16图校时控制电路
(2)
分校准：当开关K1闭合，K2打开，K3接G3门的输入端时，这时秒信号只能通过G6和G2门直接送至分个位计数器，这时分计数器快速计数，当分校准后将K2闭合。
（3）秒校准：当开关K1、K2闭合，K3接G4门的输入端时，G4门输出为1，使G5门开启，周期为0．5s的脉冲信号(可由秒脉冲信号分频获得)通过G5、G6门，并送至秒个位计数器，使秒计数器的计数速度提高一倍，加快了秒显示器的校准速度。当秒显示器校准后，将K3恢复与G3门的输入端相接，这时计时器的各位显示器将按校准后的时间进行正常计时。
3.3.6电路总原理
如图17所示
图17多功能数字钟的总原理图
3.4仿真测试与数据
测试步骤如下：
1．用示波器检测脉冲信号发生器部分，看其输出的秒脉冲信号的波形、频率和周期等是否符合要求，必须确保秒脉冲信号的频率准确（F＝1Hz），这关系整个数字钟的准确性。
2．分别将时、分、秒计数器的脉冲信号输入端调至校时脉冲，检查各计数器是否按所要求的进制形式进行，显示是否正常。同时看校时电路是否达到校时的目的。
3．时、分、秒计数器接回计时脉冲，看总体工作是否正常。
测试数据
分、秒计时电路正常显示5分35秒时的电路图如图18所示。
图18
仿真结果图
故障分析
部分故障分析：
1、七段数码显示器并不是按照电路的要求显示。
分析：每次通电均出现8，检查七段显示器接线是否正确，其次检查与显示器连接的芯片供电是否正常或连接是否稳定，经过换线处理其初始化及之后都能正确显示。
2．在仿真的过程中，LED灯亮，但是不能正确显示预先设想的数字，原因是在连线时某些连线接错，经过仔细检查，找出错误原因经改正后，电子钟得以正确运行。
3、在非手动设置的情况下，显示器示数不断增加。
说明74160的ENP为高电平，检查与此连接的线是否断路，若不是则检查非门是否正常工作或与其连接的线是否正常。依次顺藤摸瓜式检查。
总结与心得
设计，给人以创作的冲动。但凡涉及设计都是一件良好的事情，因为她能给人以美的幻想，因为她能给人以金般财富，因为她能给人以成就之感，更为现实的是她能给人以成长以及成长所需的营养，而这种营养更是一种福祉，一辈子消受不竭享用不尽。安排毕业设计的基本目的，在于通过理论与实际的结合、人与人的沟通，进一步提高思想觉悟。尤其是观察、分析和解决问题的实际工作能力，以便培养成为能够主动适应社会主义现代化建设需要的高素质的复合型人才。
在此次的数字钟设计过程中，更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。这学期数电实验课的考试就是做的数字钟，所以在计数模块上面有以前的经验，设计技术模块很快就得出了正确的结果，虽然跟实验室用得芯片不一样，但原理一样，同时我还理解到，同样功能可以由不同的芯片实现，需遵行简单，经济的原则，从而最大程度符合目标设计。
此次的数电电子技术毕业设计让我熟悉了很多数电的知识，特别是更加熟练的掌握了数电电路的设计。设计是大学生理论与实践结合的桥梁。其大大的增强了学生的动手能力。同时在实践的过程中也大大加强了学生对课本理论知识的理解，使得学生对理论知识有了更深层次的感悟并对理论有了更感性的认识，甚至使得学生对理论豁然贯通，达到一个更深的层次。毕业设计也是非常辛苦的。但我相信其中的酸甜苦辣最终都会化为甜美的甘泉。在设计过程中，通过针对性地查找资料，了解了些电子方面的资料，既增长了自己见识，补充对数字电子技术有了一个全面的认识，这些知识贯穿到一起，对电子专业有了一个更全面的认识！
通过毕业设计，我还更加明白了一个真理。时至今日，毕业设计基本告成，才切身领悟“实践是检验真理的唯一标准”，才明晓实践出真知。因为在教材上，数字钟不过是由计数器和译码显码器组合而成，也便不以为然搭建电路图，结果电路出现诸多问题，引脚悬空即为低电平，现实中引脚悬空呈现大电阻特性即高电平，不为则不知，无为则无知，实践出真知。
对我们电子信息专业的专科生来说，实际能力的培养至关重要，而这种实际能力的培养单靠课堂教学是远远不够的，必须从课堂走向实践。通过毕业设计，让我们找出自身状况与实际需要的差距，在学习期间及时补充相关知识，为求职与正式工作做好充分的知识、能力准备，从而缩短从校园走向社会的心理转型期。
毕业设计达到了专业学习的预期目的。我们普遍感到不仅实际动手能力有所提高，更重要的是通过对设计过程的了解，进一步激发了我们对专业知识的兴趣，并能够结合实际存在的问题在专业领域内进行更深入的学习。这次设计还让我明白，困难是成功的台阶，只有一级级走上去才能有所收获。作为学生应当这样多参与实践，运用所学，为将来工作打下基础。
参考文献
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北京：高等教育出版社,2006.5；
[2]
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[3]
王港元.电子电工实践指导[M].南昌：江西科学技术出版社，2003.1
；
[4]
谢自美.电子线路设计?实验?测试[M].武汉：华中科技大学出版社，2006；
[5]
童诗白，华成英.模拟电子技术基础（第五版）[M].北京：高等教育出版社，2006；
附录：
元件清单
表2
元件清单表
器件型号
用途介绍
数量
74LS48
译码器
6
BS202
数码显示器
6
74LS160
十进制计数器
6
74LS04
6反相器
1
74LS20
4输入与非门
2
NE555
555定时器
1
CAP
10U电容
1
LED
发光二级管（红）
1
Resister
47K欧姆电阻
2
Pot
2K电位器
1
103
0.01u电容
1
Switch
开关
2
22
篇2：数字钟设计报告 (2)
数字钟设计报告 (2) 本文关键词：报告，设计，数字钟
数字钟设计报告 (2) 本文简介：南京师范大学电气与自动化工程学院课程设计报告（2013—2014学年第二学期）题目：数字钟班级：学号：姓名：专业：专业方向：指导教师：设计时间：目录一、设计任务及要求1二、设计方案及原理框图1三、单元电路的具体设计21.由555定时器构成1kHz信号发生器22.分频器23.分、秒计时电路34.时计时
数字钟设计报告 (2) 本文内容：
南
京
师
范
大
学
电气与自动化工程学院
课
程
设
计
报
告
（2013
—2014
学年第二学期）
题
目：
数字钟
班
级：
学号：
姓
名：
专
业：
专业方向：
指导教师：
设计时间：
目
录
一、设计任务及要求1
二、设计方案及原理框图1
三、单元电路的具体设计2
1.由555定时器构成1kHz信号发生器2
2.分频器2
3.分、秒计时电路3
4.时计时电路4
5.显示电路5
6.校时电路5
7.报时电路7
四、整体电路原理图及其仿真结果8
五、心得体会10
六、元器件清单10
七、附录11
八、参考文献16
1、
设计任务及要求
1、
具有24小时计时功能。
计时脉冲为1HZ，其中小时：24进制，分钟、秒：60进制。
2、具有校时功能。校时脉冲：0.1HZ。
3、具有整点闹时功能。
二、设计方案及原理框图
1、设计方案
数字时钟主要由振荡器、分频器、计数器、译码器、校时、报时这六种电路组成。首先，由振荡器产生1000HZ的信号，使用分频器产生标准的1HZ信号。然后分别搭接实现二十四进制时、六十进制分、六十进制秒的计数电路，把1HZ的信号送入秒信号计数器。再搭接校时电路，分与时之间通过校时电路连接。分、秒信号继续整点报时功能。最后，通过译码器连接显示数码管。
2、
原理框图
图1、数字钟的原理框图
三、单元电路的具体设计
1、由555定时器构成的1kHZ信号发生器图2、555引脚图
图2、由555定时器构成的1kHZ信号发生器
输出频率：f=1.43/[(R1+2R2)C]
R2选用500Ω的定值电阻，R1选用0—1kΩ的滑动变阻器，C选用1μF。
2、分频器
74LS90计数器是一种中规模二一五进制计数器，用三片74LS90可构成千分频电路，进而产生1Hz的脉冲信号（74LS90功能表详见附录）。
图3中：
R0(1)、R0(2)为清零端，两者同时为高电平时实现清零功能，清零方式为异步；
R9(1)、R9(2)为置数端，两者同时为高电平时实现置数功能，此时，输出端QD、QC、QB、QA输出为1001；
CP1、CP2为脉冲输入端，当脉冲从CP1进去，QA接CP2，输出从QD、QC、QB、QA输出时为十进制计数，如图4所示。
图4、74LS90十进制接法
图3、74LS90引脚图
图5、由3片74LS90搭接的千分频电路
3、
分、秒计时电路（六十进制计数器）
根据数字时钟的原理框图可知，整个计数器电路由秒计数器、分计数器和
时计数器串接而成。秒脉冲信号经过6级计数器，分别得到秒个位、秒十位、分个位、分十位以及时个位、时十位的计时，用6片中规模的计数器实现。
秒计数器和分计数器都是六十进制，选用74LS161，采用反馈清零法搭接计数器（74LS161引脚图以及功能表详见附录）。
图6、74LS161搭接的分/秒计时电路
4、
时计时电路（二十四进制计数器）
图7、74LS192搭接的时计时电路
时计数器是二十四进制计数器，选用BCD同步可逆双时钟计数器74LS192搭接电路（74LS192引脚图以及功能表详见附录）。
5、
显示电路
目前国内外生产的LED数码显示种类繁多，型号各异。此设计中选用CD4511，它具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路能提供较大的拉电流，可直接驱动共阴LED数码管（CD4511引脚图以及功能表详见附录）。
图8、CD4511搭接的显示电路
6、
校时电路
当数字钟接通电源或者计时出现误差时，需要校正时间（或者称校时），校时是数字应具备的基本功能，一般电子手表都具有时、分、秒等校时功能，而我们这里只进行时和分的校时。
在小时校正时不影响分和秒的正常计时，在分校时不影响秒和小时的正常计时。校时电路具体如下：脉冲信号经过计数器，分别得到：秒个位、十位，分个位、十位以及时个位、十位的计时。秒、分计数器为60进制，小时为24小时。
图9、校时电路
图9、74LS00以及74LS04搭接的校时电路
7、
报时电路
一般时钟都应具备整点报时电路功能,即在时间出现整点前数秒内,数字钟会自动报时,以示提醒。本设计中，电路应在整点前10秒钟内每隔一秒报一次时，即59分51、53、55、57、59秒进行整点报时，仅需要保持时“十位、个位”、分“十位”不变分“个位”在1、3、5、7、9时即可，也就是说当分“个位”的Q0为1时电路开始报时，蜂鸣器从51秒开始每隔一秒鸣响一次达到报时的目的。
图10、报时电路
4、
整体电路原理图及其仿真结果
图11（1）、整体电路原理图及仿真图
图11（2）、整体电路原理图及仿真图
5、
心得体会
本次数字钟综合设计实验给我们提供了一个理论联系到实际的绝佳平台，让我们从实践中加深了对所学知识的理解。
在设计方案时，我与我的队友仔细认真地讨论各个单元电路所需要的芯片，尽量用最精准的方式设计出本次试验。为了保证正确，我们跟别的组相互讨论，多做比较，集思广益。在用prteous进行原理图的电子绘制时，我们遇到了一些困难，这个软件我们从来没有接触过，差不多接近与自学，我们边用边学，有不懂的就请教同学或者上网下载教程，由于有时间的限定，经常弄到晚上两、三点钟，但是想到学习本来就是一件艰苦的事，大家一起弄一个东西时有感觉很值得。那个时候真是十分的投入。这时我才感觉这是一件艰难的事，当初的兴奋劲减了不少。
有时候可能稍微粗心一点，就会发生各种意想不到的错误，然后要费好久的时间去挑错。
在整个实验过程中，我们也学到很多的东西。加强了团队合作精神，磨练了我们的意志力。我们各人之间好好的配合，分工合作，设计过程没有一团乱麻。更为可贵的是，我们彼此鼓励，同舟共济地。此次试验加强我们对电子器件的了解，又使得我们又学会了新的软件，让我们从实践中加深了对所学知识的理解，提高了我们的动手能力。
总的来说这次课程设计安排得很合理，并且给我们提供了另一种方式学习的平台，希望以后多多参加这样的实践课程。
6、
元器件清单
序号
名称
型号
数量
1
振荡器
555
1
2
十进制计数器
74LS90
3
3
四位二进制计数器（直接清除）
74LS161
4
4
BCD同步可逆双时钟计数器（带清除）
74LS192
2
5
四2输入与非门
74LS00
11
6
BCD-七段锁存/译码/驱动
4511
6
7
七段显示数码管
7SEG-COM-CAT
6
8
六倒相器
74LS04
6
9
双4输入与门
74LS21
2
10
三极管
NPN
1
11
电阻
-
5
12
滑动变阻器
-
1
13
蜂鸣器
-
1
14
电容
-
4
15
开关
-
2
表1：元器件清单
七、附录
1、555定时器
附图1、555定时器的引脚图
2、十进制计数器74LS90
附表1、74LS90功能表
3、四位二进制计数器74LS161
附图2、74LS161引脚图
附表2、74LS161功能表
4、
BCD同步可逆双时钟计数器74LS192
附图3、74LS192引脚图以及逻辑图
附表3、74LS192功能表
5、
BCD-七段锁存/译码/驱动CD4511
附图4、CD4511引脚图
附表4、CD4511功能表
6、四2输入与非门74LS00
附图5、74LS00引脚图
7、
六倒相器74LS04
附图6、74LS04引脚图
8、74LS21引脚图
附图7、74LS21引脚图
八、参考文献
【1】
华中科技大学电子技术课程组，康华光主编.
电子技术基础（数字部分）.
北京：高等教育出版社，
2006
【2】赵建华，雷志勇主编.
电子技术课程设计.
北京：中国电力出版社，
2011
【3】陈余寿，郭爱琴编.
电子技术实践训练——实验部分.
南京师范大学电气与自动化工程学院专业基础部
第
16
页
篇3：《数字钟设计报告》
《数字钟设计报告》word版 本文关键词：报告，设计，数字钟，word
《数字钟设计报告》word版 本文简介：电子课程设计——数字钟学院：电子信息工程学院专业、班级：电子131502班姓名：李泓学号：201315020213指导教师：黄庆彩2015年12月24日目录第1章设计任务与要求2第2章总体框图22.1、设计方案一32.2、设计方案二32.3、方案确定3第3章选择器件33.1、555定时器33.2、计
《数字钟设计报告》word版 本文内容：
电子课程设计
——数字钟
学院
：
电子信息工程学院
专业、班级：
电子131502班
姓名
：
李泓
学号
：
201315020213
指导教师
：
黄庆彩
2015年12月24日
目录
第1章
设计任务与要求2
第2章
总体框图2
2.1、设计方案一3
2.2、设计方案二3
2.3、方案确定3
第3章
选择器件3
3.1、555定时器3
3.2、计数器74LS160.5
3.3、译码器74LS47.6
3.4、七段共阳数码管7
3.5、六非门74LS04.8
3.6、四2输入与门74LS08.8
3.7、四2输入或门74LS32.8
第4章
功能模块8
4.1、利用555定时器产生秒脉冲和调时连续脉冲9
4.2、00～59六十进制计数器设计.9
4.3、00～23二十四进制计数器设计.11
4.4、整点报时电路.11
4.5、调时电路.12
4.6、数字实验箱上验证所模块的功能.12
第5章
总体设计电路图13
5.1、电路整体工作情况.13
5.2、硬件实验结果.15
5.3、电路改进.16
17
数字钟
一、设计任务与要求
用中小规模集成电路设计一台能显示时、分、秒的数字钟。
1、
秒、分为00～59六十进制计数器。
2、
时为00～23二十四进制计数器。
3、
具有校时功能，可手动校正：能分别进行秒、分、时的校正，只要将开关置于手动位置，可分别对秒、分、时进行连续脉冲输入的校正。
4、
具有整点报时功能：整点报时电路要求在每个整点时鸣叫一次。
二、总体框图
整点报时
秒显示
时显示
分显示
译码器
译码器
译码器
60进制计数器
24进制计数器
60进制计数器
正常时钟信号
数据选择器
调时连续脉冲
控制电路
图2-1
数字钟原理框图
基本原理为用十进制计数器分别构成两个00～59六十进制的计数器与一个00～23的二四进制计数器来实现秒、分、时的功能。通过译码器将信号送入数码管实现时间的显示。用分计数器的进位信号来控制蜂鸣器的工作状态，实现整点报时功能。将正常的时钟信号与调时用的连续脉冲信号送入二选一的数据选择器，再由开关电路控制两信号的传输情况，实现连续脉冲调时功能。
2.1、方案一
将32.768KHz的晶振产生的信号通过十四进制计数器进行十四分频再经过D触发器二分频产生1Hz秒信号。用十进制计数器74LS160级联分别构成秒、分、时计数模块，用4511芯片译码驱动七段液晶显示器。调时用的连续脉冲信号可由十四进制计数器十二分频提供。用多路数据选择器74LS151来为正常时钟信号和调时脉冲提供通道，用开关和优先编码器控制。用NPN型三极管与蜂鸣器组成报时电路。
2.2、方案二
用两个555定时器分别构成1Hz的秒脉冲发生器和7.5Hz的连续调时脉冲。用十进制计数器74LS160级联分别构成秒、分、时计数模块，用译码器74LS47驱动七段共阳数码管。用与门与或门构成二选一数据选择器，用开关控制。用NPN型三极管与蜂鸣器组成报时电路。
2.3、方案确定
两个方案都有各自的好处，用晶振产生的秒信号稳定且比较精确，555定时器产生的秒脉冲虽然受电阻、电容的影响，产生的信号虽没有晶振精确，但能用实验箱进行硬件实现。方案一中译码显示部分也由于硬件限制不便于实现。比较两方案的数据选择方式，前者用集成芯片设计要想实现秒、分、时的校正，需要三片74LS151，照成资源浪费。后者用门电路直接设计简单实用。基于实验箱硬件可实现性，选用方案二。
3、
选择器件
表3-1器件选择
元件名称
元件个数
555定时器
2
74LS160
6
74LS47
6
七段共阳数码管
6
74LS04
1
74LS08
3
74LS32
1
3.1、555定时器
555定时器是一种应用极为广泛的中规模集成电路。该电路使用灵活、方便，只需外接少量的阻容元件就可以构成单稳、多谐和施密特触发器。通常，双极型定时器具有较大的驱动能力，而CMOS定时器具有低功耗、输入阻抗高等优点。555定时器工作的电源电压很宽，并可承受较大的负载电流。双极型定时器电源电压范围为5～16V，最大负载电流可达200mA；CMOS定时器电源电压范围为3～18V，最大负载电流在4mA以下。555定时器内部结构的简化原理图如图3-1所示。它由3个阻值为5kΩ的电阻组成的分压器、两个电压比较器C1和C2、基本RS触发器、放电三级管VT以及缓冲器G4组成。
图3-1-1
555定时器内部结构框图和符号图
比较器C1的反相端是阈值输入端；若同相端不外接控制信号,则是电阻分压得到的参考电压(2/3)Vcc。比较器C2的同相端是触发端；反相端是电阻分压得到的参考电压(1/3)Vcc。当放电晶体管VT导通时，放电端与地相连。
在复位端加低电平信号，锁存器复位，可以使Vo输出低电平。正常工作时，复位端应加高电平。控制端所加电压可以改变比较器C1同相端、比较器C2反相端的电压值，因此也改变比较器C1反相端的阈值电压和比较器C2同相端的触发电压。若控制端不外接电压，则比较器C1同相端电压为(2/3)Vcc，比较器C2反相端电压为(1/3)Vcc。若复位端为高电平，则输入信号VI1、VI2与输出状态之间关系如下所述。①阈值电压VI1>(2/3)Vcc，触发端电压VI2>(1/3)Vcc，锁存器的~R端为低电平
，~S为高电平，锁存器输出Q为0，放电管导通，输出Vo为低电平。②阈值电压VI1(1/3)Vcc，锁存器的~R端为高电平
，~S为高电平，锁存器输出Q保持不变，放电管维持原状不变，输出状态不变。③阈值电压VI1(2/3)Vcc，触发端电压VI2(2/3)Vcc
>(1/3)Vcc
1
0
导通
(1/3)Vcc
1
保持
保持
(2/3)Vcc
<(1/3)Vcc
1
1
截止
3.2、计数器74LS160
160为可预置的十进制同步计数器，其清除端是异步的。当清除端~CLR为低电平时，不管时钟端CLK状态如何，即可完成清除功能。
图3-2-1
74LS160内部结构框图和符号图
TC
(RCO)
进位输出端
CEP(ENP)
计数控制端
Q0～Q3
(QA～QD)
输出端
CET(ENT)
计数控制端
CP(CLK)
时钟输入端（上升沿有效，Multisim中为下降沿有效）
/MR
(~CLR)
异步清除输入端（低电平有效）
/PE
(~LOAD)
同步并行置入控制端（低电平有效）
P0～P3(A～D)
同步并行置入端
当计数始能端ENP与ENT同时有效即同为高电平，以及清零端~CLR、置数端~LOAD无效时，160在时钟下降沿作用下循环计数，范围为0～9。在计数过程中若ENP与ENT中任意一个无效或同时无效，160会退出计数状态进入保持状态。若在计数过程中，停止提供时钟信号，160也会进入保持状态。
160具异步清零功能，即当要实现十进制内的0～M进制计数器时可以将计到M+1时的输出信号通过与非门反馈给清零端。其清零信号不受时钟端CLK的影响，计到M+1时立即清零，M+1这个数就像没出现过一样。
160具同步置数功能，即当要实现十进制内的0～M进制计数器时可以将计到M时的输出信号通过与非门反馈给置数端。其置数端受时钟CLK的控制，当计到M这个数时为置数端提供了一个低电平，但需要等到CLK有下降沿时160才会置零。
若要实现大于十进制的计数器，可以按需要将多片160级联起来，可以用同步级联或异步级联。同步级联为所有160都用同一CLK信号，低位的进位信号为高位的计数始能。异步级联为所有160计数始能都有效，低位的进位信号为高位的CLK信号。
表3-2-1
74LS160功能表
输入
输出
~CLR
~LOAD
ENT
ENP
CLK
0
×
×
×
×
异步清零
1
0
×
×
↓
同步预置
1
1
1
1
↓
计数
1
1
0
×
×
保持
1
1
×
0
×
保持
3.3、译码器74LS47
译码器的逻辑功能是将每个输入的二进制代码译成对应的输出的高、低电平信号。常用的译码器电路有二进制译码器、二--十进制译码器和显示译码器。译码为编码的逆过程。它将编码时赋予代码的含义“翻译”过来。实现译码的逻辑电路成为译码器。译码器输出与输入代码有唯一的对应关系。74LS47是输出低电平有效的七段字形译码器，它在这里与数码管配合使用，表3-4列出了74LS47的真值表，表示出了它与数码管之间的关系。图3-3为其内部结构框图与符号图。
图3-3-1
74LS47内部结构框图和符号图
74LS47管脚功能如下：
~LT：试灯输入，是为了检查数码管各段是否能正常发光而设置的。当LT=0时，无论输入A3(D)，A2(C)，A1(B)，A0(A)为何种状态，译码器输出均为低电平，也就是七段将全亮,若驱动的数码管正常，是显示8。
~BI：灭灯输入，是为控制多位数码显示的灭灯所设置的。当BI=0时，不论LT和输入A3(D)，A2(C)，A1(B)，A0(A)为何种状态，译码器输出均为高电平，使共阳极数码管熄灭。
~RBI：灭零输入，它是为使不希望显示的0熄灭而设定的。当对每一位A3=A2=A1=A0=0时，本应显示0，但是在RBI=0作用下，使译码器输出全为高电平。其结果和加入灭灯信号的结果一样，将0熄灭。
RBO：灭零输出，它和灭灯输入BI共用一端，两者配合使用，可以实现多位数码显示的灭零控制。
表3-3-1
74LS47功能表
~LT
~RBI
~BI/RBO
D
C
B
A
ABCDEFG
说明
0
×
1
××××
0000000
试灯
×
×
0
××××
1111111
熄灭
1
0
0
0
0
0
0
1111111
灭零
1
1
1
0
0
0
0
0000001
0
1
×
1
0
0
0
1
1001111
1
1
×
1
0
0
1
0
0010010
2
1
×
1
0
0
1
1
0000110
3
1
×
1
0
1
0
0
1001100
4
1
×
1
0
1
0
1
0100100
5
1
×
1
0
1
1
0
1100000
6
1
×
1
0
1
1
1
0001111
7
1
×
1
1
0
0
0
0000000
8
1
×
1
1
0
0
1
0001100
9
图3-3-2
74LS47译码输出显示字形图
3.4、七段共阳数码管
这类数码管就是把所有LED的阳极连接到共同接点CA,CA与Vcc相连，而每个LED的阴极分别为A、B、C、D、E、F、G。
图3-4-1
七段共阳数码管内部结构图和符号图
图中的(A～G)7个LED分别与74LS47的7个输出端OA～OG相对应，通过控制各个LED的亮灭来显示数字。
3.5、六非门74LS04
图3-5-1
74LS04内部结构图和符号图
74LS04内部包含6个非门，其功能为：。
3.6、四2输入与门74LS08
图3-6-1
74LS08内部结构图和符号图
74LS08内部为四个两输入的与门，其功能为：。
3.7、四2输入或门74LS32
图3-7-1
74LS32内部结构图和符号图
74LS32内部为四个两输入的或门，其功能为：。
四、功能模块
4.1、利用555定时器产生秒脉冲和调时连续脉冲
图4-1-1
555定时器构成多弦振荡器
从电路图可知，通过电阻R1和R2向电容C1充电，充到VC1=(2/3)Vcc时，比较器C1输出低电平，输出端输出低电平，放电管导通，电容通过电阻R2放电；放电到VC1=(1/3)Vcc时，比较器C2输出低电平，输出端输出高电平，放电管截止，电容开始充电，如此循环，产生振荡。
充电时间T1计算：
放电时间T2计算：
图4-1-2
工作波形图
振荡周期为：
（1）秒信号：T=（168+2*68）*4.7*10^(-3)=985.872
ms≈1s,F=1Hz。
（2）调时脉冲：T=（100+2*47）*1*10^(-3)=133.86
ms
，
F≈7.5Hz。
实际仿真情况如下：
图4-1-3
1Hz仿真波形
图4-1-4
7.5Hz仿真波形
4.2、00～59六十进制计数器设计
秒计数器采用两片160异步级联构成，其中各位直接用160的进位端RCO为十位的160提供时钟CLK信号，当个位计到9后RCO发出一个单脉冲，十位在下降沿的作用下加1。十位用异步清零功能实现0～5六进制，当计到6时由与非门给出低电平使~CLR有效，然后清零。总的来看，当计数器计到59时，个位的进位信号使十位清零的同时个位也回到了零，从而实现了00～59的六十进制计数器。分计数器的原理与秒计数器完全一致，区别在于秒信号计数器CLK由秒信号发生器提供，而分计数器CLK由秒计数器计到59后的进位信号提供。图中让与门输出作为进位信号，是为了防止调时总开关S4状态改变对分、时计数器产生影响。
图4-2-1
秒计数器
图4-2-2
分计数器
4.3、00～23二十四进制计数器设计
图4-3-1
时计数器
小时计数器设计原理与秒、分计数器相同，由两片160异步级联构成。十位160的CLK由个位160的RCO提供，为实现二十四进制，由十位与个位同时提供清零信号。利用160的异步清零功能，当十位计到2时，与非门的一个输入端为1，当个位计到4时与非门的另一输入端也为1，则与非门输出端为0，这时十位和个位同时清零。实现了00～23的二十四进制计数器。其个位160的CLK由分计数器进位信号提供。
秒、分、时三部分译码显示电路完全相同，让74LS47的~LT、~RBI、~BI/RBO为高电平，47进入正常译码状态。160的输出端QA～QD与7447的输入端A～D一一对应，QA～QD变化范围为0000～1001，通过47译码后再数码管上显示出相应的数字。
4.4、整点报时电路
电路由蜂鸣器与NPN型三极管与100Ω电阻构成，其中蜂鸣器由5V电压驱动，允许最大电流为0.01A。当分、秒计数器到59分59秒后分计数器通过与门给出一个单脉冲进位信号，三极管在单脉冲高电平时导通，当分进位信号回到低电平后三极管截止，蜂鸣器在这个过程中鸣叫一声，实现整点报时。
图4-4-1
整点报时电路
4.5、调时电路
图4-5-1
连续脉冲调时电路
电路中与门U76、U71和非门U70组成了提供秒计数器CLK信号的二选一数据选择器。与门U68、U67和非门U66组成了提供分计数器CLK信号的二选一数据选择器。与门U74、U73和非门U72组成了提供时计数器CLK信号的二选一数据选择器。当总开关4与调秒开关1、调分开关2、调时开关3都断开时，与门U71、U67、U73的一个输入端为低电平，这三个与门都被封锁，输出0；与门U76、U68、U74的一个输入端为高电平基准秒信号可以通过与门和非门到达秒计数器时钟端，同样的秒进位、分进位也能到达高位的时钟端。
当调时总开关4闭合，低电平送给与门U76、U68、U74，将其封锁；这时若其余三个调时开关仍是打开状态，秒、分、时计数器时钟端都无信号输入，进入暂停状态。
（1）当开关1闭合，U71的一个输入端为1，7.5Hz脉冲通过与门和非门到达秒计数器时钟端，开始连续脉冲调秒。
（2）当开关2闭合，U67的一个输入端为1，7.5Hz脉冲通过与门和非门到达分计数器时钟端，开始连续脉冲调分。
（3）当开关3闭合，U73的一个输入端为1，7.5Hz脉冲通过与门和非门到达时计数器时钟端，开始连续脉冲调时。
4.6、数字实验箱上验证所模块的功能
试验箱上验证了秒、分的六十进制计数器，其工作正常。连续脉冲调时功能，
能够实现，但有误差。
图4-6-1
秒、分显示
五、总体设计电路图
5.1、电路整体工作情况
四个开关从左到右依次为：[3]、[2]、[1]、[4]，4为调时总开关，1为调秒开关，2为调分开关，3为调时开关。
正常工作时开关4、1、2、3都断开：
图5-1-1
时钟正常工作时的仿真图
调秒时开关4、1闭合，开关2、3断开：
图5-1-2
时钟调秒仿真图
调分时开关4、2闭合，开关1、3断开：
图5-1-3
时钟调分仿真图
调时时开关4、3闭合，开关1、2断开：
图5-1-4
时钟调时仿真图
示波器波形图中绿色部分为蜂鸣器负端电平由高变低后瞬间又变高的变化。
整点报时仿真：
图5-1-5
报时仿真图
图中从左到右依次为时计数器、分计数器、秒计数器；左下的555定时器构
成的多弦振荡器发出7.5Hz的调时脉冲；右下的555定时器构成的多弦振荡器发出1Hz的秒脉冲。1Hz信号与7.5Hz信号通过数据选择器（右）与秒计数器的CLK端相连；秒进位信号与7.5Hz信号通过数据选择器（中）与分计数器的CLK端相连；分进位信号与7.5Hz信号通过数据选择器（左）与时计数器的CLK端相连。开关4控制1Hz信号、秒进位信号、分进位信号这三个正常时钟信号的传输状况；开关1、2、3分别控制右、中、左数据选择器中7.5Hz信号的传输状况。
数字钟整体工作情况正常，计时与标准时钟相比存在一些误差，应该由门电路延时引起。可以实现调秒、调分、调时与整点报时功能。
5.2、硬件实验结果
硬件实验中用了两片十进制计数器74LS160、两片译码器47LS47、一个四2输入或门74LS32、一个四2输入与门74LS08以及一个六非门74LS04。用160级联构成六十进制秒计数器，用两个与门与一个或门构成二选一数据选择器，显示模块用7447译码驱动共阳数码管。
当调时总开关给1和调秒开关给0时，秒正常计数，当调时总开关给0时，时钟暂停，当调秒开关给1时，可以实现调秒，当调秒开关再回到0，调秒结束，当调时总开关再回到1，正常计时。但由于在调秒开关从1达到0的过程中有振荡，160在遇到有效时钟沿的时候又有计数，所以不能实现精确调秒。
图5-2-1
秒显示及调秒
5.3、电路改进
要实现精确调时需要给调时开关消抖：
图5-3-1
开关消抖