西安工业大学赴浐灞暑期社会实践报告 本文关键词：西安，工业大学，暑期，社会实践报告，赴浐灞
西安工业大学赴浐灞暑期社会实践报告 本文简介：考察背景为全面落实《中共中央国务院关于进一步加强和改进大学生思想政治教育的意见》和中宣部、中央文明办、教育部及共青团中央联合下发的《关于进一步加强和改进大学生社会实践的意见》文件精神，深刻理解学习实践胡锦涛总书记提出的“构建社会主义和谐社会”的科学内涵，鼓励大学生在社会实践中经风雨、受教育、长才干，
西安工业大学赴浐灞暑期社会实践报告 本文内容：
考察背景
为全面落实《中共中央国务院关于进一步加强和改进大学生思想政治教育的意见》和中宣部、中央文明办、教育部及共青团中央联合下发的《关于进一步加强和改进大学生社会实践的意见》文件精神，深刻理解学习实践胡锦涛总书记提出的“构建社会主义和谐社会”的科学内涵，鼓励大学生在社会实践中经风雨、受教育、长才干，正确认识社会发展规律，认识公民道德规范，认识自己的社会责任，增强爱国主义精神，全面提高大学生的综合素质，广泛动员广大青年学生积极参与社会实践，强化社会实践经历，积极引导广大青年学生在丰富生动的社会实践中学习、宣传、实践“三个代表”重要思想，并且在实践中提高了自身素质，落实了科学发展观，进一步增强了青年学生建设祖国、振兴中华的责任感、使命感和紧迫感。来自各院系的13名同学组成了西安工业大学赴浐灞生态区社会实践队，开始了为期四天的浐灞生态区流域综合治理与生态建设、新城开发建设调研活动！
在西安充分发挥其区位优势、向着建成一个具有历史文化特色的国际性现代化大城市的目标前进的过程中，位于城市东部的浐灞新区逐渐成为一个亮点。我们实践队的成员深深着迷与这片充满想象的土地——因为她迷人的历史，也因为她无量的未来；因为她富饶的土地，也因为她深邃的河流；因为她生机勃勃的湿地，也因为她青翠欲滴的绿茵；因为她坚定不移前进的脚步，也因为她勇往直前发展的步伐！我们有理由相信，灞桥这座始建于春秋时期的建筑，必将见证一个属于西安地区的、让历史铭记的崭新的时代！
活动地点简介
浐灞生态区位于西安市东北部，地区得名于“长安八水”著名的“浐、灞”水系。这里南御秦岭、北眺为谁、东接潼关，与长安城怀抱之势，占天险地利之要，是历来兵家必争的战略要地；同事因水草丰美、人文荟萃，从古至今又是上善之地、福祥之地和风雅之地。早在先民时代，浐灞地区就孕育出丰富多彩的半坡彩陶文化：春秋时期，秦穆公从这里称霸西戎，“兼国十二，开千里地”；两汉时代，刘邦在这里“换军霸上，约法三章”建立了汉家天下；及至隋代，浐灞地区作为同望长安的重要通路，乃建多孔石拱桥，后称“隋灞桥”，经考证不但其建造时间早于赵州桥，规模也远远大于赵州桥；盛唐年间，浐灞地区是长安重要的水源地和水运要道，全国各地的租赋、贡品均需乘舟顺渭河逆流而上，至浐灞广运潭，而后转入长安。那时的浐灞地区，百舸争流，烟柳画堤，“灞柳风雪”的绝美景色名扬天下，众多达官贵人纷纷在此修建“别业”，因此浐灞地区又有“三秦辅胜”之称。
近代以来，一方面由于气候变迁，上游来水逐年减少，另一方面位于城市边缘的浐河、灞河，承担着日渐城中的城市泄洪和排污功能，生态功能逐渐弱化，浐灞的自然美景不复存在。河流污染、垃圾围城、挖沙成灾成为威胁浐、灞河的三大生态灾害。建国以来，浐灞河西安城市段洪灾损失已过12忆，挖沙还找称霸河桥垮塌、陇海线中断。
今天这里已变成西安乃至整个西北举足轻重的生态开发区，地价平均翻了10番，每一寸土地都名副其实的成了“黄金土”。西安浐灞生态区，浐河桃花岛近在咫尺，2万亩国家级湿地公园广运潭毗邻而居，被誉为“内陆博鳌”的欧亚经济论坛永久会址座落于此，与来自欧洲的超豪华饭店“西安中新凯宾斯基饭店”相辅相成，这一切都成为西安市国际化进程的新地标。
浐灞生态区以发展生态经济和循环经济为突破口，最大限度的整合创新资源，形成了独特的“浐灞模式”。短短两年时间，生态区相继开工建设40余项工程，固定资产投资累计完成投资29亿元。
浐灞生态区以“河流治理带动区域发展，新区开发支撑生态建设”为发展思路，远景目标是把浐灞生态区建设成为生态环境优美，人与自然高度和谐，“宜居宜创业”的西安第三代新城。新区重点发展金融、旅游、商贸、创意文化，会展、低碳、科技等第三产业。生态、文化、现代是区域发展的三大特色。
活动任务及目的
1．
游客对浐灞生态区旅游的印象及意见。
2．
当地历史、生态环境保护政策和措施，并且在实践参观中了解相关保护落实情况。
3．
实践地在促进旅游业和经济发展的同时，对生态环境带来的威胁和破坏，对生态系统的影响。
4.
境保护、生态保护，提高当地游客及周边居民的环保意识，促进浐灞生态区的环境保护工作。
5．
灞生态区相关负责人举办座谈会，了解当地的具体情况，反馈我们活动成果，同时听取他们建议。
6．
了解浐灞生态区以及发展生态经济和循环经济为突破口，最大限度的整合创新资源与在吸引投资、创新环境结构等方面的经验，形成独特的“浐灞模式”。
7．
锻炼队员吃苦耐劳的精神、提高团队协作和分析解决问题能力，提高人际交往能力，增长学生的环境保护意识。
8．
参观集生态环境重建、观光休闲娱乐、现代商务会展等功能为一体的综合性城市生态和娱乐休闲区。
9．
丰富暑期生活，积累了社会经验，认清自己的社会角色与地位；锻炼了自身的实践能力、创造能力和沟通能力，提高了自身素质；增强了团体协作精神和团队意识，积累了丰富的活动策划和实施经验。
10．培养良好的惊声风貌，发扬“敦德励学，志行相长“的西工精神，宣传我校丰富多彩的学生生活。
活动开展
西安工业大学赴浐灞生态区社会实践队于2010年8月2---5日来到浐灞生态区进行了多种多样的实践活动：实践队与浐灞生态区管理委员会举办座谈会；并且在2011年世界园艺博览会详细了解世园会的规划建设等情况；到生态区内的安邸村村委会进行了访问座谈；实践队所有成员还在浐河大堤进行志愿捡拾垃活动；最后实践队还开展了“关注浐灞生态环境
倡导人与自然高度和谐
共建西安第三代新城”的公益环保宣传活动。
8月2日上午，实践队来到浐灞生态区管理委员会，受到了管委会工作人员的接待。按照活动行程安排，浐灞管委会负责人为我们安排了专题座谈会。座谈会围绕浐灞的生态保护展开，实践队员提出了一系列的问题，负责人都一一进行了答复，尤其是对浐灞河流域的中和治理情况。座谈会后，在负责人的带领下，实践队参观了浐灞政务大厅，一进大厅，两座富有西安特色又能展示环保理念的绿色兵马俑展现在我们面前，不由得让我们对浐灞生态理念有了进一步了解。政务大厅是一个集地税、国税、工商、规划、环保、银行等服务部门于一体的综合性政务大厅。工作人员在厅内的浐灞规划模型前进行了相关解说，实践队对浐灞的发展现状以及未来的发展方向有了更深的了解。
3日，实践队来到西安世界园艺博览会执行委员会，在工作人员的热情招待下，实践队参观了委员会的工作区，公安、消防、新闻、网络、广告等近10个系统的代表在这里工作，世园会的举办既有了专业政策保证，也大大提高了园区办公效率，不难看出各系统对世园会举办的支持力度。然后在执行委员会领导的安排下，召开了一场座谈会，对世园会的筹办进行了详细的介绍。会后大家合影留念。
世园会不光是一次盛会，从经济角度来说，对周边经济的发展有着巨大的拉力，下午实践队就来到了生态区内的安邸村，进一步了解情况。村委主任给我们做了详细的介绍。安邸村作为浐灞区内的一个先进村，村民的思潮比较先进，面对世园会这一发展契机，村民增盖房舍，专向对世园会务工人员出租，赚取出租费，部分村民合伙购置大型机械，满足世园会筹备对大型工程机械的需要，此外,还有大量村民转农为工，村名的经济收入可观，09年村民人均收入为8000元，期中95%与世园会的发展有关，5%仅为农业生产，并且村民的收入还在以每年10%的速度增长。然而随着世园会的建设，各种社会问题也日渐凸显，务工人员的增多，社会治安的严峻，更为重要的是安邸村面临着拆迁，如何安置、怎样安置这些村民成了一个突出的问题。简单的拆迁补助，只能是解决一时的问题，拆迁后，农民不仅失去土地，更重要的是文化水平的限制，农民向农民工转变有一定难度。所以如何更好的安置村民，成为安邸村村民最关心的问题。我们期待委员会能给村民一个合理的安置方式，而不是简单的通过发放过渡费来解决这一问题。
为了让更多的人加入到浐灞环境保护的建设中来，实践队员在第三个活动日，举办了“关注浐灞生态——你我同行”的公益活动。来到浐灞生态区义务捡拾垃圾，希望通过自身的带头作用，能唤醒大家对环境的保护。从捡拾的垃圾来看，主要是一些塑料袋和矿泉水瓶，区内较少的人口数量显示出这些垃圾的产生着是以来此的游客为主，为此实践队向游客们发放了环保宣传单，将自己收集的环保资料发放给游客，希望通过此项活动能提高游客们在游玩时能注重环保的意识。活动之后，实践队在区内展开了实地考察，截至目前，建成河道一级提防近10公里，橡胶坝4座，亲水城市广场7个，拥有水面17000多亩，林地29000亩，开放雁鸣湖、桃花潭、广运潭等大型生态公园，形成了良好的生态效益；建成道路近百公里、跨河桥梁4座，同步修建雨污水、店里、电讯等各类管线400多公里，基础设施条件不断完善，社会效益和经济效益与日递增。随着被套设施的日益完善，浐灞生态区招商引资力不断增强，新加坡盛邦新业、香港恒基兆业、恒大地产、香港中新、深圳振业、上海绿地等国内外知名企业相继落户浐灞。
5日，实践队来到灞桥区政府，走访政府工作人员，从灞桥区总体来看浐灞的发展，并在走访周边居民，从政府和民众眼中来看浐灞未来的发展。并且以调查问卷的形式进一步了解群众对浐灞发展的看法。从调查问卷的调查结果，我们得到了如下的信息：
1.生态区将生态和城市建设相结合的理念深入人心，该区居民和周边居民都对生态区很了解，生态建设和湿地保护等等的理念是一种符合社会发展趋势的一种城市发展模式。
2.说明了浐灞生态区将会展业作为一种形象特征在拉动经济的同时达到宣传浐灞生态区的目的，生态区的宣传模式不是一种单一的，而是一种复合的模式，宣传和品牌打造相结合。不但说明了浐灞生态区本身的优势，该区的商业宣传模式也值得借鉴。
3.前的情况来看，居民参与生态开发建设的程度并不高，从分说明了当前浐灞生态区的建设主要责任承担者是政府，政府通过宏观调控和政策导引在生态城开发的初期担当了重要的角色，初期的生态建设由于客观的原因个人的参与程度较低。政府应该在规划和政策导引的同时重视和加强个体在城市建设中发挥的作用，重视居民的参与程度。生态区的长久发展主要还是取决于公民的参与。
4.阶段由于建设的需要以及其他一些客观原因，生态区对于入区的交通工具要求较小，是就长远发展来看，对于进入生态区交通工具的要求应该做到严格的限制，使用新能源，实现零排放。实现生态交通要从限制交通工具做起，进一步规划和改善路网设计，建设新物流，推动运输产业转型升级，弘扬生态文明理念等等。
5.大部分群众对生态区的建设满怀信心。秉持第三代新城的建设理念，打造中国区域性金融中心的目标不久就会实现，浐灞也将会成为继曲江之后的又一处经济增长点。
活动最后一天，实践队带着横幅，展板以及宣传单进行了实践队的最后一项室外活动。本次活动主要从海报展出、横幅寄语、发放宣传单三部分展开。对于本次公益活动，市民们积极配合，不仅认真阅读队员们发放的环保知识宣传单，而且还将自己对生态保护的建议以及对浐灞生态保护的美好祝愿写在横幅上。参与活动的上至老年人，下到幼儿，大家的参与不仅对我们是一种鼓舞，对活动的参与者来说也是一种警示，留下了自己对保护环境的决心，那么，回想起今天为保护环境做的事，今后也必定会为保护环境贡献自己的一份力量。海报以图文相生的形式给市民们以直观的印象，使市民更深刻的了解本次公益活动的意义所在。此次活动秉承关注浐灞生态环境、倡导人与自然高度和谐、共建西安第三代绿色新城的宗旨，通过公益活动的形式，深入市民，使保护浐灞生态成为一种社会责任、一种社会风尚、一种公众意识，号召市民重视生态保护，将生态保护行动进行到底！
信息的反馈与思考
浐灞生态区从地理环境上拥有无可比拟、得天独厚的人文价值和自然资源，但是是从硬件环境上来讲保护制度还不够完善。从长远发展来看，随着生态区的发展，她在流域综合治理和生态重建的发展方面，对环境保护和浐灞人文价值的宣传力度一定要加强。加大组织结构的管理完善保护措施建立对环境治理、保护更好的条件。
在生态旅游方面，浐灞生态区应该坚持游客量控制和对环境的有效保护，克服盲目性，是生态旅游能科学、有序的发展。
在新城区开发建设方面，应该一保护自然环境为第一先决条件，努力营造发展与环境互生并存的局面。
我们有理由相信，通过多重保护措施的实施，浐灞生态区的负面影响蒋大为减弱，流域综合治理和生态系统将得到进一步的稳定，进而使生态区更多样和有效率的发展。
对于生态区的进一步科学性的建设和发展，不仅具有显著的生态效益和社会效益。合理保护和发展浐灞将是一向功在当代，利在千秋的社会公益事业，必然产生重大而深远的影响。
活动个人总结
短短的五天实践很快就过去了在这短短的一周中我碰过壁，受过累，流过汗，但是我却成长了，深入学习领会了“三个代表”重要思想，继承和发扬了大学生勇于实践的光荣传统，树立和落实了科学发展观。用实际行动赢得了社会的认可和好评，也通过走进基层、走进市民了解了更多现实问题，树立了正确的成才观，这次亲身体验让我有了深刻感触，这不仅是一次实践，还是一次人生经历，是一生宝贵的财富。
时代在进步，社会在发展，而随之而来的竞争也非常严峻的摆在了我们的面前，现代社会所需要的已经不再是单纯的知识型人才。时代赋予人才新的定义：不仅能够驾驭新科技，具有创新意识，更要有将科技应用于实践的能力。但是，再看看我们，只是被禁锢在四角高墙内，捧着书中自有黄金屋的古训，做着日后事业有成，飞黄腾达的白日梦。我们的传统，我们的教育制度还有我们本身使我们缺乏勇气走出象牙塔，去接受实践的检验和社会竞争的洗礼。在这样一个知识与实践完全脱节的环境里，我们又有什么资本去谈成才、谈竞争、谈事业？时代证明，历史证明，我们的自身状况证明：我们唯有面对社会，才能心平气和地做出一些选择，才能确立自己学习和生活的目标。
篇2：电子与通信工程西安交通大学,在职研究生,复试答案,个人整理-三计算题与答案
电子与通信工程西安交通大学,在职研究生,复试答案,个人整理-三计算题与答案 本文关键词：答案，通信工程，复试，西安交通大学，在职研究生
电子与通信工程西安交通大学,在职研究生,复试答案,个人整理-三计算题与答案 本文简介：三、计算题l1、放大电路如图13所示。已知，，UBE=0.7V（1）计算Q点ICQ，UCEQ；（2）计算；（3）计算ri和ro；（4）增大Rb2首先出现何种失真？l2、多级放大器如图14所示，管子参数及元件值均已知，各电容对交流短路。（1）求（写出表达式）。（2）写出ri和ro的表达式。（3）为稳定
电子与通信工程西安交通大学,在职研究生,复试答案,个人整理-三计算题与答案 本文内容：
三、计算题
l
1、放大电路如图13所示。已知，，UBE=0.7V
（1）计算Q点ICQ，UCEQ；（2）计算；（3）计算ri
和ro；
（4）增大Rb2首先出现何种失真？
l
2、多级放大器如图14所示，管子参数及元件值均已知，各电容
对交流短路。
（1）求（写出表达式）。（2）写出
ri
和ro
的表达式。
（3）为稳定输出电流，应引入何种级间反馈？
l
3、放大电路如图15所示。
（1）判断分别从Uo1和Uo2输出时，
电路的反馈组态。
（2）估算从Uo2输出时，
放大器的电压放大倍数
l
4、理想运放如图16所示。
（1）写出uo1的表达式。
（2）t=0时uc=0V，uo=12V，u1=-10V，u2=0V。求经过多长时间uo跳变到-12V。
（3）从uo跳变到-12V的时刻算起，u1=--10V，u2=15V再经过多长时间，又uo跳回-12V？
l
5、理想运放电路如图17所示，写出uo1，uo2，uo3，uo4与u1，u2的关系式。
l
6、放大器电路如图18所示。
（1）求uo1的角频率
（2）为稳定输出幅度，应选温度系数是正还是负？
（3）设V1，V2管的UCES=2V，求最大输出功率。
l
10、已知：电路如图所示K=0.1V
U1=3V
U2=-6V
求：Uo=?
(5分)
5V
l
11、已知：电路如图所示
Vcc=12V
RB1=40k
RB2=20k
Rc=RL=2k
RE=1.65k
UBEQ=0.7V
C1=C2=20ηF
rbe=1.5K
β=100
CE=10ηF（取小数点后一位）
求：
1）ICQ
2)UCEQ
3)Au
4)Ri
5)Ro
(10分)
1）2mA
2)
4.7V
3)
-66.7
4）1.4KΩ
5）2KΩ
l
12、已知：电路如图所示
求：
Uo=?
(5分)
UO=20V
13、已知：电路如图所示V1、V2为理想二极管。求：1）哪只二极管导通
2）UAO=？（5分）
1）V2导通
2）UAO=-5V
l
14、已知：电路如图所示
Vcc=12V
RB1=40k
RB2=20k
Rc=RL=2k
RE=1.65k
UBEQ=0.7V
C1=C2=20ηF
rbe=1.5K
β=100
CE=10ηF（取小数点后一位）
求：1）ICQ
2)UCEQ
3)Au
4)Ri
5)Ro
(10分)
1）2mA
2)
4.7V
3)-66.7
4）1.4KΩ
5）2KΩ
l
15、已知：电路如图所示
求：
Uo=?
(6分)
UO=20V
l
16、已知电力如图示：Vcc=12V，RB=300KΩ，RE=RL=2KΩ，
Rs=500Ω，
UBEQ≈0，C1=C2=30uF，rbe=1.5K，β=100，Us=10sinwt
mV
求：①
ICQ
②
UCEQ
③
Au（取小数点后2位）
④
Ri
⑤
R0（10分）
解：
1）ICQ=2.4mA
UCEQ=7.2V
2）AU=0.99
3）Ri=122k
4)
Ro=20Ω
17、具有电流源的差分电路如图所示，已知UBEQ=0.7V，β=100，rbb=200Ω，试求：（1）V1、V2静态工作点ICQ、UCQ；（2）差模电压放大倍数Aud；（3）差模输入电阻Rid和输出电阻RO；（9分）
1）ICQ1=0.5mA
UCEQ1=6V
l
18、电路如图所示，设UCES=0试回答下列问题：（6分）
（1）ui=0时，流过RL的电流有多大？
（2）若V3、V4中有一个接反，会出现什么后果？
（3）为保证输出波形不失真，输入信号ui的最大幅度为多少？管耗为多少？
1）ui=0时，RL电流为零
2）
V3、V4有一个反接电路不能工作
3）Uim=12V
4)Pcl=[Vcc2(4-3.14)]/(4*3.14RL)=0.099W
19、（9分）已知：RC振荡电路如下图，R=7.9KΩ，C=0.02uF，RF=10K，求：①fo
②
R1冷态电阻值；③
指明R1的温度特性；
1）1KHz
2）5Ω
3）正温度导数
l
20、图示电路中二极管为理想二极管，请判断它是否导通，并求出u0
假设二极管D断开，则二极管两端的承受电压
V=-3v-(-9v)=6v
所以二极管接入后处于正向偏置，故二极管工作在导通状态
有回路的KVL方程可知u0=-3v
21、（10分）在图示电路中，已知晶体管静态时B-E间电压为UBEQ，电流放大系数为β，B-E间动态电阻为rbe。填空：
静态时，IBQ的表达式为
，ICQ的表达式为
，UCEQ的表达式为
；电压放大倍数的表达式为，输入电阻的表达式为
，输出电阻的表达式为；若减小RB，则ICQ将
增大，rbe将
减小
，将
减小
，Ri将
减小
。
22、（10分）在图示电路中，已知晶体管静态时UBEQ=0.7V，电流放大系数为β=100，rbe=1
kΩ，RB1=5
kΩ，RB2=15
kΩ，RE=2.3
kΩ，RC=RL=3
kΩ，VCC=12V。
（1）估算电路的静态工作点、电压放大倍数、输入电阻和输出电阻。
（2）估算信号源内阻为RS=1kΩ时，的数值。
3V；1mA；10цA；6.7V；-150；0.79kΩ；-66.7
23、（10分）在图示电路中，已知VCC=12V，VEE=6V，恒流源电路
I=1
mA，RB1=RB2=1
kΩ，RC1=RC2=10
kΩ；两只晶体管特性完全相同，
且β1=β2=100，rbe1=
rbe2=2
kΩ。估算：
（1）电路静态时T1和T2管的集电极电位；
（2）电路的差模放大倍数Ad、共模放大倍数AC、输入电阻Ri和输出电阻R0
7V；-333；0；6
kΩ；20
kΩ
24、（5分）在图示OCL电路中，已知T1、T2管的，电源电压为±9V，负载电阻RL=8
Ω，试计算最大输出功率Pom及效率η。
4W；5.7W；70%
25、（8分）设图示各电路均引入了深度交流负反馈，试判断各电路引入了哪种组态的交流负反馈，并分别估算它们的电压放大倍数。
（a）电压并联负反馈；-R2/R1
（b）电压串联负反馈；1+R2/R1
26、（6分）在图示电路中，要求RF
=100
kΩ，比例系数为11，试求解R、和的阻值。
10
kΩ；9
kΩ
l
27、（6分）求解图示电路的运算关系式。
28、（9分）在图示文氏桥振荡电路中，已知R1=10
kΩ，R和C的可调范围分别为1~100
kΩ、0.001~1μF。
（1）
振荡频率的可调范围是多少？
（2）RF的下限值为多少？
1.6HZ—160kHZ；20
kΩ
l
29、所示电路中，要求其输入电阻为20
kΩ，比例系数为－15，试求解R、RF和R
的阻值。
答：R=20KΩ
RF=300KΩ
R
=R//Rf=18.75k欧姆
。
l
30、求解图示电路的运算关系式。
l
31．如图所示电路中D为理想元件，已知ui
=
5sinωtV
，试对应ui画出uo的波形图。
32．测得电路中NPN型硅管的各级电位如图所示。试分析管子的工作状态（截止、饱和、放大）。
放大状态
33．
已知BJT管子两个电极的电流如图所示。求另一电极的电流，说明管子的类型（NPN或PNP）并在圆圈中画出管子。
l
34．如图所示电路中，反馈元件R7构成级间负反馈，其组态为电压－串联、
；
其作用是使输入电阻
增大
、放大电路的通频带变
宽
。
l
35、如图所示电路中，β＝100，，试计算：(15分)
1．放大电路的静态工作点；（6分）
2．画出放大电路的微变等效电路；（3分）
3．求电压放大倍数Au、输入电阻Ri和输出电阻Ro；（6分）
1．
2．
36、判断如图所示电路中引入了何种反馈，并在深度负反馈条件下计算闭环放大倍数。
（9分）
反馈组态为：电压－串联负反馈
37、用理想运放组成的电压比较器如图所示。已知稳压管的正向导通压降UD
=0.7V
，UZ
=
5V。
1．试求比较器的电压传输特性；
2．若ui
=6sinωtV，UR为方波如图所示，试画出uo的波形。
（10分）
1．
38、理想运放电路如图所示，设电位器动臂到地的电阻为KRW，0≤K≤1。试求该电路电压增益的调节范围。
(10分)
运放构成差动输入形式，反相端输入为UI，同相端输入。
39.
电路如图所示，已知VCC＝12V，RC＝3kW，β＝40
且忽略VBE,若要使静态时VCE＝9V，则RB
应取多少？输入电阻为多少？输出电阻为多少？放大倍数为多少？（14分）
40.画图已知图中输入电压为vI=10sinwtV稳压管的稳定电压为8V，分别画出稳压管DZ两端电压波形(10分)
41、电路如图所示，已知：RC=RL=10KΩ,RE=5.1KΩ,RB1=RB2=2KΩ+VCC=+24V,-VEE=-12V,设T1和T2的β相等均为60,rbe均为1KΩ.
a)
求差模电压放大倍数Aud,差模输入电阻Ri和输出电阻RO。
b)
求电路的共模抑制比。（15分）
l
找出下列电路中的反馈元件，并判断反馈的类型。（10分）
电路如图所示，试求：1、输入电阻；2、放大倍数。（8分）
篇3：西安交大数子电子技术实验报告
西安交大数子电子技术实验报告 本文关键词：电子技术，西安交大，实验，报告
西安交大数子电子技术实验报告 本文简介：西安交通大学数字电子技术实验报告姓名：高加西班级：电气１２学号：２１１０４０１０３９ISE基础实验一、设计要求1）通过使用ISE软件和FPGA实现带有置位和清零端的边沿D触发器的逻辑图。2）练习verilog语法编写，掌握用HDL实现基本逻辑功能。二、HDL综合实验任务边沿D触发器的设计1.实验方法
西安交大数子电子技术实验报告 本文内容：
西安交通大学
数字电子技术
实验报告
姓名：高加西
班级：电气１２
学号：２１１０４０１０３９
ISE基础实验
一、
设计要求
1）
通过使用ISE软件和FPGA实现带有置位和清零端的边沿D触发器的逻辑图。
2）
练习verilog语法编写，掌握用HDL实现基本逻辑功能。
二、
HDL综合实验任务
边沿D触发器的设计
1.
实验方法和步骤
(1)
建立工程文件，输入HDL程序如下：
module
D_Flip_Flop(
input
clk,input
set,input
D,input
clr,output
reg
q//注意：always模块中的输出必须是寄存器型变量
);
always
@(posedge
clk
or
posedge
clr
or
posedge
set)
begin
if(clr)
q<=0;
else
if(set)
q<=1;
else
q<=D;
end
endmodule
(2)
编写约束文件：
NET
“clk“LOC
=“B8“;
//时钟
NET
“D“LOC
=“N3“;
//SW7
NET
“set“LOC
=“L3“;
//SW1
NET
“clr“LOC
=“P11“;
//SW0
NET
“q“LOC
=“G1“;
//LD7
(3)
综合、实现及生成编程文件；仿真，设计下载：
仿真测试文件如下：
module
test_D_Flip_Flop;
//
Inputs
reg
clk;
reg
set;
reg
D;
reg
clr;
//
Outputs
wire
q;
//
Instantiate
the
Unit
Under
Test
(UUT)
D_Flip_Flop
uut
(
.clk(clk),.set(set),.D(D),.clr(clr),.q(q)
);
initial
begin
//
Initialize
Inputs
clk=0;
set=1;
D=0;
clr=0;
//
Wait
100
ns
for
global
reset
to
finish
#100;
//
Add
stimulus
here
End
always#10clk=~clk;
always#12D=~D;
always#33clk=~clk;
always#42set=~set;
endmodule
仿真结果：
三、分析与讨论
由仿真结果可以看出该电路完成了想要实现的逻辑功能（即边沿D触发器），通过这次实验我大体了解了ISE软件和Verilog程序语言.
组合逻辑电路实验
一、
实验目的及其设计要求
1）学习使用ISE软件生成一个新工程文件
2）学习使用HDL进行电路设计
3）学会编辑顶层文件和用户约束文件
4）熟悉仿真及综合及实现还有FPGA配置等
5）
熟悉在BASYS2开发板上的简单外围设备的控制
6）使用HDL设计一个新的逻辑功能并验证，本实验设计的逻辑功能函数表达式为：。
7）
设计一个4选1多路选择器，并在开发板上验证。
8）
完成4位数码管动态显示设计，实现将8个SW输入的两位十六进制对应的8421BCD码，显示在数码管上。
二、
组合逻辑电路实验任务
任务1：逻辑功能函数表达式设计
实验方法和步骤
(1)
建立工程文件,输入HDL程序如下:
(2)
module
gate2(
(3)
input
a,(4)
input
b,(5)
input
c,(6)
input
d,(7)
output
z
(8)
);
(9)
assign
z=~((a
(10)
endmodule
(11)
编写约束文件:
NET
“a“LOC=P11;
NET
“b“LOC=L3;
NET
“c“LOC=K3;
NET
“d“LOC=B4;
NET
“z“LOC=M5;
(12)
综合、实现及生成编程文件；仿真,设计下载:
仿真测试文件如下:
module
gates2test;
//
Inputs
reg
a;
reg
b;
reg
c;
reg
d;
//
Outputs
wire
y;
//
Instantiate
the
Unit
Under
Test
(UUT)
gates4uut
(
.a(a),.b(b),.c(c),.d(d),.y(y)
);
initial
begin
//
Initialize
Inputs
a
=
0;b
=
0;c
=
0;d
=
0;
//
Wait
100
ns
for
global
reset
to
finish
#100;
//
Add
stimulus
here
#100;a<=0;b<=0;c<=0;d<=1;
#200;a<=0;b<=0;c<=1;d<=0;
#200;a<=0;b<=0;c<=1;d<=1;
#200;a<=0;b<=1;c<=0;d<=0;
#200;a<=0;b<=1;c<=0;d<=1;
#200;a<=0;b<=1;c<=1;d<=0;
#200;a<=0;b<=1;c<=1;d<=1;
#200;a<=1;b<=0;c<=0;d<=0;
#200;a<=1;b<=0;c<=0;d<=1;
#200;a<=1;b<=0;c<=1;d<=0;
#200;a<=1;b<=0;c<=1;d<=1;
#200;a<=1;b<=1;c<=0;d<=0;
#200;a<=1;b<=1;c<=0;d<=1;
#200;a<=1;b<=1;c<=1;d<=0;
#200;a<=1;b<=1;c<=1;d<=1;
#200;
end
endmodule
仿真结果:
任务2：4选1多路选择器的设计与验证
实验方法和步骤
（1）建立工程文件,输入HDL程序如下:
module
MUX(
input
wire
a,input
wire
b,input
wire
c,input
wire
d,input
wire
s1,input
wire
s2,output
wire
y
);
assign
y=(a
(2)
编写约束文件:
NET“s1“LOC=P11;
NET“s2“LOC=L3;
NET“a“LOC=K3;
NET“b“LOC=B4;
NET“c“LOC=G3;
NET“d“LOC=F3;
NET“y“LOC=M5;
(3)综合、实现及生成编程文件；仿真，设计下载：
仿真测试文件如下：
#100
a<=1;
b<=0;
c<=0;
d<=0;
s1<=0;
s2<=0;
#400
a<=0;
b<=1;
c<=0;
d<=0;
s1<=0;
s2<=1;
#400
a<=0;
b<=0;
c<=1;
d<=0;
s1<=1;
s2<=0;
#400
a<=0;
b<=0;
c<=0;
d<=1;
s1<=1;
s2<=1;
end
仿真结果：
任务3：4位数码管动态显示设计
实验方法和步骤
建立工程文件，输入HDL程序如下：
module
x7seg(
input
wire[7:0]x,input
wire
clk,input
wire
clr,output
reg[6:0]a_to_g,output
reg[3:0]an
);
wire
[1:0]s;
reg
[3:0]digit;
reg[19:0]clkdiv;
assign
s=clkdiv[19:18];
[email protected](*)
case(s)
0:digit=x[7:4];
1:digit=x[3:0];
2:digit=0;
3:digit=0;
default:digit=x[7:4];
endcase
[email protected](*)
case(digit)
0:a_to_g=7
b0000001;
1:a_to_g=7
b1001111;
2:a_to_g=7
b0010010;
3:a_to_g=7
b0000110;
4:a_to_g=7
b1001100;
5:a_to_g=7
b0100100;
6:a_to_g=7
b0100000;
7:a_to_g=7
b0001111;
8:a_to_g=7
b0000000;
9:a_to_g=7
b0000100;
hA:a_to_g=7
b0001000;
hB:a_to_g=7
b1100000;
hC:a_to_g=7
b0110001;
hD:a_to_g=7
b1000010;
hE:a_to_g=7
b0110000;
hF:a_to_g=7
b0111000;
default:a_to_g=7
b0000001;
endcase
[email protected](*)
begin
an=4
b1111;
an[s]=0;
end
[email protected](posedge
clk
or
posedge
clr)
begin
if(clr==1)
clkdiv<=0;
else
clkdiv<=clkdiv+1;
end
endmodule
(2)
编写约束文件：
NET“a_to_g[0]“LOC=M12;
NET“a_to_g[1]“LOC=L13;
NET“a_to_g[2]“LOC=P12;
NET“a_to_g[3]“LOC=N11;
NET“a_to_g[4]“LOC=N14;
NET“a_to_g[5]“LOC=H12;
NET“a_to_g[6]“LOC=L14;
NET“an[3]“LOC=K14;
NET“an[2]“LOC=M13;
NET“an[1]“LOC=J12;
NET“an[0]“LOC=F12;
NET“clk“LOC=B8;
NET“clr“LOC=G12;
NET“x[0]“LOC=P11;
NET“x[1]“LOC=L3;
NET“x[2]“LOC=K3;
NET“x[3]“LOC=B4;
NET“x[4]“LOC=G3;
NET“x[5]“LOC=F3;
NET“x[6]“LOC=E2;
NET“x[7]“LOC=N3;
(3)综合、实现及生成编程文件，设计下载。
三、讨论与分析
由任务一仿真结果可以看出该设计完成了想要实现的逻辑功能（即），仿真图中a=1、b=1、c=0、d=1时，
y=1，与理论结果相同；
由任务二仿真结果可以看出该设计完成了想要实现的逻辑功能（即4选1多路选择器），与理论结果相同。
将任务三的程序下载到BASYS2板子上后，通过改变选择八个开关的0-1状态，我们发现每两个数码管将分别显示一位16进制数（按10进制显示），实现了4位数码管动态显示的功能。
通过这次实验我对组合逻辑电路有了进一步的认识，并对ｖｅｒｉｌｏｇ语言有了初步的了解，为下一步实验打好了基础。
时序逻辑电路实验
一、
设计要求
1）
设计一个秒脉冲发生器，用LED指示秒脉冲的发放。（检查秒脉冲发生器的精度，能将1秒的脉冲周期改为2秒或3秒等）。
2）
试设计一个带有异步清零和同步置数信号的4位寄存器，并在开发板上验证。实验前编写好HDL源文件、用户约束文件和仿真文件，并给出仿真波形。
二、
时序逻辑电路实验任务
任务1：秒脉冲发生器的设计
实验方法和步骤
(1)
建立工程文件，输入HDL程序如下：
module
miaomaichong(
input
clk,clr,output
reg[6:0]
a_to_g,output
wire[3:0]
an,output
reg[3:0]q
);
assign
an=4
b1110;
reg
[26:0]
counter;
always
@(posedge
clk)
if(counter==25000000)
counter
<=
0;
else
counter
<=
counter+1;
reg
clk_div;
always
@(posedge
clk)
if(counter==25000000)
clk_div
<=
~clk_div;
[email protected](posedge
clk_div
or
posedge
clr)
begin
if(clr==1)
q<=0;
else
if(q==9)
q<=0;
else
q<=q+1;
end
[email protected](*)
case(q)
0:a_to_g=7
b0000001;
1:a_to_g=7
b1001111;
2:a_to_g=7
b0010010;
3:a_to_g=7
b0000110;
4:a_to_g=7
b1001100;
5:a_to_g=7
b0100100;
6:a_to_g=7
b0100000;
7:a_to_g=7
b0001111;
8:a_to_g=7
b0000000;
9:a_to_g=7
b0000100;
default:a_to_g=7
b0000001;
endcase
endmodule
(2)
编写约束文件：
NET“a_to_g[0]“LOC=M12;
NET“a_to_g[1]“LOC=L13;
NET“a_to_g[2]“LOC=P12;
NET“a_to_g[3]“LOC=N11;
NET“a_to_g[4]“LOC=N14;
NET“a_to_g[5]“LOC=H12;
NET“a_to_g[6]“LOC=L14;
NET“an[0]“LOC=F12;
NET“an[1]“LOC=J12;
NET“an[2]“LOC=M13;
NET“an[3]“LOC=K14;
NET“clk“LOC=B8;
NET“clr“LOC=P11;
NET“q[3]“LOC=G1;
//LED7
NET“q[2]“LOC=P4;
//LED6
NET“q[1]“LOC=N4;
//LED5
NET“q[0]“LOC=N5;
//LED4
(3)
综合、实现及生成编程文件，设计下载。
任务2：带有异步清零和同步置数信号的4位寄存器设计
实验方法和步骤
（1）建立工程文件，输入HDL程序如下：
module
register(
input
load,inputclk,inputclr,input
wire[3:0]d,outputreg[3:0]q
);
//定义足够大的计数器，使时钟脉冲的周期可分辨
reg
[27:0]q1;
[email protected](posedgeclk
or
posedgeclr)
begin
if(clr==1)
q1<=0;
else
q1<=q1+1;
end
assignmclk=q1[27];
//实现异步清零，同步置数功能
[email protected](posedgemclk
or
posedgeclr)
if(clr==1)
q<=0;
else
if(load==1)
q<=d;
endmodule
(2)
编写约束文件：
Project→New
Source→选Implantation
Constraints
File→输入文件名：register→点击Next按钮→点击Finish按钮→输入ucf文件如下：
NET“clk“LOC=“B8“;
NET“clr“LOC=“P11“;
NET“load“LOC=“L3“;
NET“d[0]“LOC=“K3“;
NET“d[1]“LOC=“B4“;
NET“d[2]“LOC=“G3“;
NET“d[3]“LOC=“F3“;
NET“q[0]“LOC=“M5“;
NET“q[1]“LOC=“M11“;
NET“q[2]“LOC=“P7“;
NET“q[3]“LOC=“P6“;
（3）
综合、实现及生成编程文件；仿真，设计下载：
仿真测试文件如下：
moduleregistertest;
//
Inputs
reg
load;
regclk;
regclr;
reg
[3:0]
d;
//
Outputs
wire
[3:0]
q;
//
Instantiate
the
Unit
Under
Test
(UUT)
registeruut
(
.load(load),.clk(clk),.clr(clr),.d(d),.q(q)
);
initial
begin
//
Initialize
Inputs
load
=
0;
clk
=
0;
clr
=
0;
d
=
4
b0101;
//
Wait
100
ns
for
global
reset
to
finish
#100;
end
always
#24
load=~load;
always
#10
clk=~clk;
always
#42
clr=~clr;
endmodule
仿真结果：
寄存器清零信号有效时的仿真结果
寄存器置数信号有效时的仿真结果
三、讨论与分析
将任务一的程序下载到BASYS2板子上后，可实现秒脉冲发生器的功能。
由任务二的仿真结果可以看出，当清零信号有效时（clr=1），无论输入数据为何值（此时为0101），寄存器的数据都被清零（即q=0000）；当置数信号有效且清零信号无效时（load=1且clr=0），输入数据（此时为0101）被寄存到寄存器中（即q=0101）；
通过这次实验我学习使用HDL进行时序电路设计，并且学习编辑顶层文件和用户约束文件，并且熟悉了同步与异步的概念及实现方法，熟悉在Basys2开发板简单外围设备的控制，了解了时钟的分频方法及占空比的调节。
HDL综合实验
一、
设计要求
数字钟：设置一个完整的数字钟，小时和分钟用数码管显示，秒用发光二极管闪烁显示，每秒闪烁一次。如有可能，请增加校时功能。
二、
HDL综合实验任务
数字钟的设计
实验方法和步骤
(1)
建立工程文件，输入HDL程序如下：
moduleclocktjjs(
inputclk,inputclr,input
[1:0]FLAG,input
[5:0]Stime,inputSetH,inputSetM,outputSflash,outputreg[6:0]a_to_g,outputreg[3:0]an
);
reg
[3:0]cent60L;
reg
[3:0]cent60H;
reg
[3:0]cent24L;
reg
[3:0]cent24H;
reg
[3:0]LED1,LED2,LED3,LED4;
reg
[1:0]s;
reg
[3:0]digit;
reg
[16:0]clkdiv;
reg
[26:0]q1;
reg
sec;
integerss;
integeri;
initial
begin
cent60L=9;
cent60H=5;
cent24L=3;
cent24H=2;
ss=0;
LED4=cent60L;
LED3=cent60H;
LED2=cent24L;
LED1=cent24H;
end
[email protected](*)
begin
an=4
b1111;
s<=clkdiv[16:15];
an[s]=0;
case(s)
0:digit<=LED1;
1:digit<=LED2;
2:digit<=LED3;
3:digit<=LED4;
default:digit<=LED4;
endcase
case(digit)
0:a_to_g=7
b0000001;
1:a_to_g=7
b1001111;
2:a_to_g=7
b0010010;
3:a_to_g=7
b0000110;
4:a_to_g=7
b1001100;
5:a_to_g=7
b0100100;
6:a_to_g=7
b0100000;
7:a_to_g=7
b0001111;
8:a_to_g=7
b0000000;
9:a_to_g=7
b0001100;
hA:a_to_g=7
b0001000;
hB:a_to_g=7
b1100000;
hC:a_to_g=7
b0110001;
hD:a_to_g=7
b1000010;
hE:a_to_g=7
b0110000;
hF:a_to_g=7
b0111000;
default:a_to_g=7
b0000001;
endcase
end
[email protected](posedgeclk)
begin
clkdiv<=clkdiv+1;
end
//时钟程序，计时加校时
[email protected](posedgeclk
or
posedgeclr)
begin
if(clr==1)
begin
q1<=0;
LED1=0;
LED2=0;
LED3=0;
LED4=0;
cent60L<=0;
cent60H<=0;
cent24L<=0;
cent24H<=0;
ss<=0;
end
else
if(FLAG==2
b10)//调分状态
begin
if(SetM)
begin
if(Stime<=59)
begin
for(i=0;i<6;i=i+1)
begin
if(Stime[5:0]-i*10<10)
begin
cent60L<=Stime[5:0]-i*10;
cent60H<=i;
i=6;
end
end
end
else
begin
cent60H<=0;
cent60L<=0;
end
ss<=0;
LED4[3:0]=cent60L[3:0];
LED3[3:0]=cent60H[3:0];
end
end
else
if(FLAG==2
b11)//调时状态
begin
if(SetH)
begin
if(Stime<=23)
begin
for(i=0;i<=3;i=i+1)
begin
if(Stime[5:0]-i*10<10)
begin
cent24L<=Stime[5:0]-i*10;
cent24H<=i;
i=6;
end
end
end
else
begin
cent24L<=0;
cent24H<=0;
end
ss<=0;
LED2[3:0]=cent24L[3:0];
LED1[3:0]=cent24H[3:0];
end
end
else
if(FLAG==2
b00)
begin
if(q1==50000000)
begin
q1<=0;
sec=~sec;
LED4[3:0]=cent60L[3:0];
LED3[3:0]=cent60H[3:0];
LED2[3:0]=cent24L[3:0];
LED1[3:0]=cent24H[3:0];
ss<=ss+1;
if(ss==59)
begin
ss<=0;
cent60L<=cent60L+1;
if(cent60L==9)
begin
cent60L<=0;
cent60H<=cent60H+1;
end
if(cent60H==5
cent60H<=0;
cent24L<=cent24L+1;
if(cent24L==9)
begin
cent24L<=0;
cent24H<=cent24H+1;
end
if(cent24H==2
cent24H<=0;
end
end
end
end
else
q1<=q1+1;
end
end
assignSflash=sec;
endmodule
(2)
编写约束文件：
NET“a_to_g[6]“LOC=L14;
NET“a_to_g[5]“LOC=H12;
NET“a_to_g[4]“LOC=N14;
NET“a_to_g[3]“LOC=N11;
NET“a_to_g[2]“LOC=P12;
NET“a_to_g[1]“LOC=L13;
NET“a_to_g[0]“LOC=M12;
NET“an[3]“LOC=F12;
NET“an[2]“LOC=J12;
NET“an[1]“LOC=M13;
NET“an[0]“LOC=K14;
NET“clk“LOC=“B8“;
NET“clr“LOC=“G12“;
NET“Sflash“LOC=“M5“;
NET“FLAG[0]“LOC=“P11“;
NET“FLAG[1]“LOC=“L3“;
NET“Stime[5]“LOC=“N3“;
NET“Stime[4]“LOC=“E2“;
NET“Stime[3]“LOC=“F3“;
NET“Stime[2]“LOC=“G3“;
NET“Stime[1]“LOC=“B4“;
NET“Stime[0]“LOC=“K3“;
NET“SetH“LOC=“M4“;
NET“SetM“LOC=“C11“;
(3)
综合、实现及生成编程文件，设计下载。
三、分析与讨论
将程序下载到BASYS2板子上后，能够实现简易数字钟的功能，可以看到LED灯１ｓ闪一下，4个数码管实现了数字钟小时和分钟的显示，而且通过开关控制可以将六位二进制数赋值给小时或分钟位，实现校表的功能。
在这次实验中，我熟悉了Verilog语言中的模块化设计方法，对于设计一个简单的数字系统有了初步的了解。通过这次试验，我认识到一个数字系统是很复杂的，为未来更深层次的学习打好了良好的基础。
结语：数字电子技术是一门以实验为基础的科学,数字概念、数字规律是人们对客观事实、客观现象的概括总结,是理性认识。数字电子技术实验是数字电子技术知识结构的基础，不仅可以有效地帮助我们建立概念,掌握规律,突破难点,而且对引导我们发展特长、拓展思维、培养创新能力有着独特的作用。我认为:第一,运用数字电子技术开放实验可以激发我们的学习数字电子技术的兴趣,使我们更自觉、更愉快地学习数字电子技术知识；第二,运用数字电子技术开放实验培养我们的创新能力,如观察能力、思维能力、实际操作能力等；第三,运用数字电子技术开放实验培养我们求实进取、刻苦创新、合作奉献的科学精神和细致周到,实事求是、服从真理的科学态度；第四,运用数字电子技术开放实验培养我们深入钻研,勇于思考,勇于探索,勇于创新的良好品质,能以科学家为榜样,面对困难力排干扰,持之以恒,脚踏实地,以顽强的意志争取成功。
数字电子技术开放实验为我们提供了一个可以在知识的天空里自由翱翔的空间；提供了一个可以在知识的海洋里扬帆远行的空间。他为我们的学习生活增添了一道亮丽的风景线，为我们的理想之塔增砖添瓦，为我们的知识小帆鼓风助力。我们必将坐着智慧小船乘千里风破万里浪，开拓进取，勇往直前，朝着我们的理想彼岸前进。在此感谢辛辛苦苦培养我们的宋竞梅老师和金印斌老师，你们让学生受益匪浅，谢谢您。
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